硅基电子器件面临的核心挑战是尺寸微缩的极限——当硅厚度降至纳米级时，载流子散射会导致晶体管性能急剧恶化。原子级厚度的二维（2D）半导体即使在亚纳米尺度仍能保持电学特性，并具备单片三维（3D）集成的潜力。本文探讨了以2D半导体作为新型沟道材料的战略转型，从学术与工业视角分析了沟道材料、金属接触与栅极介电集成的技术趋势，并展望了2D半导体晶体管工业化及3D集成的未来前景。
 
 
图 1 | 栅极长度和晶体管密度的历史演变与国际器件与系统路线图（IRDS）设定的路线图对比绘制。‌
‌a, 从传统（尺寸）缩放向功能缩放的转变使摩尔定律延续至今。为实现 2030 年后摩尔定律的延续，逻辑器件需要像存储器器件那样变得三维化[12,93]。‌
‌b, 过去十年中基于二维过渡金属硫化物（2D TMD）晶体管的重大技术突破[21–23,26,27,34–36,38,40,54,58–60,64,67,68,94–109]。‌
‌UHV：超高真空；UV-O3：紫外-臭氧；BEOL：后端工序。‌
‌横坐标轴上的标签 LAB 和 FAB 分别指代进行二维半导体基础研究的研究实验室和实现二维半导体商业化的制造工厂。‌
解析
这段文字是科技论文中一个图的说明（Caption），主要包含两部分信息：
1、‌图的核心内容 (a, b)：
*‌图 1a：‌ 展示了‌半导体晶体管两个关键参数（栅极长度和晶体管密度）随时间的发展历史‌，并与权威机构 IRDS 制定的未来发展路线图进行了对比。
· *‌核心观点：‌ 半导体工艺从单纯缩小器件尺寸（‌传统/尺寸缩放‌）转向更复杂的方法优化器件性能和功能（‌功能缩放‌），这成功维持了摩尔定律至今。文章预测并提出要求：为了在 ‌2030 年之后‌继续维持摩尔定律，‌逻辑器件（如CPU、GPU中的晶体管）需要采用三维结构集成‌，就像存储器（如3D NAND Flash）已经实现的那样。
· *‌图 1b：‌ 聚焦于 ‌二维过渡金属硫化物 (2D TMD) 晶体管技术‌。它列出了过去十年（约 2013-2023）中，为实现基于这种新型材料的晶体管所取得的一系列‌关键性技术突破‌。大量文献引用（21–23, 26, 27 等）标明了这些突破的来源。
2、‌术语缩写说明：
· *‌UHV:‌ 超高真空 (Ultrahigh Vacuum) - 常用于高质量材料生长或精密加工的环境。
· *‌UV-O3:‌ 紫外-臭氧 (Ultraviolet–Ozone) - 一种表面清洁和处理技术。
· *‌BEOL:‌ 后端工序 (Back End Of Line) - 半导体制造中，在晶体管（前端工序 FEOL）制造完成后，进行金属互连层制造和封装的阶段。
3、‌坐标轴标签说明 (x轴)：
· ‌LAB:‌ 指代‌研究实验室‌ (Laboratories)。这里特指那些专注于二维半导体‌基础科学研究和技术探索‌的机构。
· ‌FAB:‌ 指代‌制造工厂‌ (Fabrication facilities)。这里特指那些致力于将二维半导体技术‌商业化、量产化‌的晶圆厂。
这段图注文字清晰地勾勒了图1想要传达的信息：
· *‌宏观趋势 (a)：‌ 半导体技术通过从“尺寸缩放”转向“功能缩放”维持了摩尔定律，未来（2030年后）的逻辑器件需要走向“三维化”延续摩尔定律。
· *‌具体技术进展 (b)：‌ 在实现未来技术（特别是基于2D TMD材料的三维器件）的道路上，过去十年在材料生长、工艺处理等方面取得了显著的技术突破，正处于从‌实验室研究 (LAB)‌ 向‌商业化制造 (FAB)‌ 推进的关键阶段。
· *‌图表要素解释：‌ 定义了图中使用的关键缩写（UHV, UV-O3, BEOL）和坐标轴标签的含义（LAB vs FAB）。
 
 
图2 | 基于二维过渡金属硫化物（2D TMD）的多片层场效应晶体管（FET）简化工艺流程‌
‌a.‌ 基于2D TMD的多片层FET制造流程示意图。流程图中步骤3的标签"STI"代表浅沟槽隔离。
‌b–d.‌ 制造过程中的核心挑战：
· ‌(b)‌ ‌晶圆级单晶生长与精确层控‌：需在非晶氧化物基底上实现低温晶圆级单晶2D材料生长，以形成单晶2D材料多通道片层；
· ‌(c)‌ ‌高选择性无损蚀刻‌：在2D材料表面实现横向虚拟生长缓冲氧化层的高选择性、无损伤凹槽蚀刻；
· ‌(d)‌ ‌可靠原子层沉积（ALD）‌：在氧化物或2D材料表面实现选择性、保形性的氧化物/金属ALD沉积（确保高选择性且不损伤2D材料），以形成源漏（S/D）接触与栅极堆叠。‌
技术解析‌
1. ‌工艺流程要点‌
浅沟槽隔离（STI）‌：用于步骤3的电学隔离，防止晶体管间漏电流，是硅基工艺中的成熟技术。‌
多片层结构核心‌：通过堆叠多个2D材料通道层（b）提升器件密度，延续摩尔定律的三维化趋势。
2. ‌三大制造挑战‌

挑战方向	技术需求	关键难点
‌晶圆级单晶生长（b）‌	低温（兼容后端工艺）、非晶基底成膜、层数精确控制	低温下维持单晶质量，避免高温损伤下层结构14
‌选择性蚀刻（c）‌	仅蚀刻缓冲氧化物而不损伤单原子层2D材料	蚀刻化学剂/工艺需超高选择性，防止2D材料缺陷
‌保形ALD沉积（d）‌	在凹凸表面（如栅极沟槽）均匀沉积介质/金属，且不破坏2D材料活性	2D材料表面惰性导致成核困难，需开发新型前驱体及表面活化技术

3. ‌工艺协同性意义‌· ‌三维集成关键‌：b–d环节的突破是实现2D材料从单层器件（LAB阶段）向三维堆叠量产（FAB阶段）跃迁的基础；
· ‌多学科交叉‌：涉及材料生长（b）、刻蚀工程（c）、原子级沉积（d），需协同优化以解决"材料-工艺-器件"匹配问题。
 
 
图3 | 二维半导体器件的接触结构、性能基准与测量方法‌
‌a. 二维半导体三类接触策略‌
按接触结构分类的电流注入路径示意图（红色箭头指示电流方向）。
‌b. MoS₂ FET接触电阻基准图‌
展示载流子浓度与接触电阻的关联性，标定四大优化策略：
· ‌边缘接触‌（黄色区域）
· ‌温和沉积‌（紫色区域）
· ‌掺杂工艺‌（绿色区域）
· ‌半金属接触‌（红色区域）
（除边缘接触外，其余均为平面接触结构）
‌c. 接触工艺优缺点的雷达图‌
对比物理气相沉积（PVD）、化学气相沉积（CVD）、原子层沉积（ALD）及电镀（Plating）在二维FET接触制备中的特性。
‌d. 接触电阻测量标准‌
· ‌顶部：TLM法提取接触电阻‌
绿色为正确案例，红色为错误案例；线性拟合截距为2R_C（接触电阻），斜率为R_sh（方块电阻），沟道电阻R_ch = R_sh × L_ch。
· ‌中部：输出特性验证‌
良好接触需呈现线性输出曲线及高开态电流（I_on），绿色达标，红色未达标。
· ‌底部：肖特基势垒测量‌
通过变温I-V曲线确定热电子发射区，用阿伦尼乌斯方程计算势垒高度；平带条件下的低势垒（绿色）是低接触电阻的关键证据。‌
技术解析‌
1. ‌接触策略的核心差异（图3a-b）‌

‌接触类型‌	‌物理机制‌	‌优化方向‌
边缘接触	从二维材料边缘垂直注入电流	降低载流子横向输运损耗
温和沉积	减少高能粒子对材料晶格损伤	保持接触界面完整性
掺杂工艺	提高接触区载流子浓度	削弱肖特基势垒
半金属接触	利用半金属-半导体能带匹配	实现准欧姆接触

▶ ‌技术瓶颈‌：边缘接触需亚10nm刻蚀精度，半金属材料（如Bi）与CMOS工艺兼容性待验证
2. ‌工艺评估维度（图3c雷达图）‌
· ‌PVD‌：高沉积速率但界面损伤大（等离子体轰击）
· ‌CVD‌：保形性优但高温限制后端集成
· ‌ALD‌：原子级精度但前驱体易污染二维材料
· ‌电镀‌：成本低但难以控制纳米级厚度均匀性
▶ ‌趋势判断‌：业界倾向"ALD温和沉积+原位掺杂"组合方案，平衡性能与量产需求
3. ‌接触电阻量化标准（图3d）‌

‌验证层级‌	‌核心判据‌	‌物理意义‌
TLM提取法	线性拟合R² > 0.99，截距为正	排除并联电阻干扰
输出特性	线性区斜率恒定，无饱和电流早现	接触电阻远小于沟道电阻
肖特基势垒高度	Φ<sub>SBH</sub> < 50 meV（平带条件）	趋近理想欧姆接触

▶ ‌行业警示‌：仅TLM数据达标而输出曲线异常（如红色案例），可能隐藏界面缺陷或载流子陷阱‌
应用价值‌
此基准体系为二维器件工艺标准化提供三大支撑：
1、‌可重复性‌：统一TLM测量流程，规避文献中RC值量级差异问题；
2、‌工艺导向‌：雷达图量化指标驱动沉积工艺创新（如开发低温ALD前驱体）；
3、‌产线兼容‌：将掺杂/半金属接触方案导入FAB产线，推动二维器件商业化。
 
 
图4 | 二维多片层场效应晶体管（2D Multisheet FET）的未来接触策略‌
示意图展示了二维半导体接触形成的多种工艺路径。当前‌剥离工艺（lift-off）‌ 因无法直接对二维半导体实施蚀刻而被广泛应用。然而，剥离工艺仍非工业应用的终极解决方案。因此需开发新型平台，改造传统剥离工艺中的金属材料以适应工业化需求。最终目标是为二维多片层FET实现‌保形接触金属筛选技术‌，该技术可构建‌凹陷式接触（recessed contacts）。
技术解析
1. ‌当前工艺瓶颈‌
· ‌蚀刻工艺禁用‌：二维半导体原子层结构脆弱，直接蚀刻会导致材料损伤（如晶格破裂、电学性能退化）；
· ‌剥离工艺局限‌：
· ✅ ‌临时性方案‌：通过光刻胶（PR）图形化掩模沉积金属，避免直接处理二维材料；
· ❌ ‌工业兼容性差‌：金属剥离过程易产生边缘毛刺，纳米级对准精度难满足三维堆叠需求。
2. ‌未来突破方向‌

‌技术目标‌	‌核心需求‌	‌工业价值‌
‌工业适配平台开发‌	改造金属材料/沉积工艺（如低温合金化）	兼容CMOS产线，降低工艺温度
‌保形接触金属筛选‌	开发与三维沟道紧密贴合的金属沉积技术	实现全环绕栅极结构（GAA）接触
‌凹陷式接触结构‌	在缓冲层蚀刻凹槽后填充接触金属	增大接触面积，降低接触电阻

 

 
图5 | 多种介质集成方法的性能基准‌
‌a. 二维TMD多片层FET的介质沉积增强策略‌
展示提升二维过渡金属硫化物（2D TMD）表面介质沉积的关键技术路径。
‌b. 漏电流与等效氧化层厚度（EOT）关系‌
符号代表不同集成方法的研究数据,55,58,59,62–64,66–70]^。多数方法的漏电流水平满足低功耗器件极限要求。
‌c. 亚阈值摆幅（SS）与EOT关系‌
颜色与符号编码同图5b参考文献–56,58,59,62,66–70]^。分子插层与二维原生氧化物可在不增加漏电流的前提下降低EOT与SS值，因其形成无损界面的清洁接口；而等离子体/臭氧表面改性会诱发表面形变，导致SS值升高。金属插层与金属氧化物插层呈现显著差异：
· *‌金属插层‌：空气暴露导致非受控氧化，形成非化学计量比与氧空位，增加界面陷阱；
· *‌金属氧化物插层‌：充分氧化的蒸发源材料形成化学计量稳定的界面层，实现可控界面；
· *‌介质转移技术‌：二维TMD与介质保持完整表面，非晶Al₂O₃转移亦可获得与六方氮化硼、SrTiO₃等晶体材料相当的极低SS值。
技术解析
1. ‌介质集成策略分类（图5a）‌

‌策略类型‌	‌核心机制‌	‌界面特性‌
分子插层	有机分子修饰表面能	无损伤，低界面缺陷密度
二维原生氧化物	利用材料自身氧化层	天然匹配，无外延应力
等离子体/臭氧改性	强氧化剂活化表面	晶格损伤导致缺陷增多
金属插层	金属薄膜作为过渡层	氧化不可控，稳定性差
金属氧化物插层	预氧化金属化合物沉积	化学计量稳定，界面可控
介质转移	独立制备介质层后转移键合	界面洁净度最高

2. ‌性能指标关联性（图5b-c）‌· ‌EOT-SS负相关‌：EOT减小（介质层变薄）通常导致SS恶化，但分子插层/原生氧化物通过抑制界面态打破此限制；
· ‌漏电流控制‌：所有方法均满足低功耗要求（<10^-2 A/cm² @ 1V），证明二维介质集成的可行性；
· ‌最优工艺组合‌：分子插层+介质转移技术实现‌超低SS（<70 mV/dec）与超薄EOT（<1 nm）协同优化‌。
延伸关联
· *‌与器件缩放律衔接‌：EOT<1 nm 突破相当于硅基1nm节点等效氧化层厚度，为二维器件延续摩尔定律奠定基础；
· *‌材料创新方向‌：二维原生氧化物（如MoO_x）因自限制生长特性，成为替代高κ介质的最具潜力方案。
二维过渡金属硫化物（2D TMD）作为新型半导体材料，其产业化面临三大挑战：材料稳定性方面需解决范德华界面粘附性问题，开发新型原子层沉积界面层；工艺兼容性要求优化传统CMOS工艺参数以避免损伤二维材料；性能方面需克服高介电材料边界陷阱导致的迟滞效应。当前研究重点包括：开发低温原子层沉积工艺和金属封装技术以增强稳定性；建立缺陷量化标准并采用原位表征方法控制缺陷；通过隔离栅设计和低阻接触方案创新器件结构。未来突破方向在于构建"材料-工艺-器件"协同体系，包括晶圆级单晶生长技术、专用设计规则库开发以及与硅基工艺的三维集成。预计通过产业链协同创新，可在5-8年内实现从实验室到产线的跨越。该领域发展需要材料科学、工艺工程与器件物理等多学科交叉创新，最终实现2D TMD在先进半导体器件中的规模化应用。https://doi.org/10.1038/s41565-024-01695-1
 
这篇文献在二维过渡金属硫化物（2D TMD）半导体器件领域提出了三个关键创新点：
首先，在材料工程方面，创新性地提出"纳米雾/TMA soak"界面处理技术，突破了传统ALD工艺在2D材料上的双面保形沉积难题，解决了范德华力导致的界面粘附性问题。其次，在工艺集成方面，开发了低温（<200℃）原子层沉积工艺与图案化金属封装技术，显著提升了2D材料在标准CMOS工艺流程中的稳定性。第三，在器件物理层面，首次建立了2D TMD全通道缺陷量化标准，并创新性地采用隔离栅结构设计，将等效氧化层厚度（EOT）缩减至0.7nm以下，同时实现了高迁移率与理想开关比。这些创新为2D材料从实验室走向产业化提供了关键技术路径。

转自《石墨烯研究》公众号